电容谐振频率及数字电路去耦方法详解

2023-5-23 14:30| 发布者: 开心| 查看: 60| 评论: 0

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摘要: 有关电容的小知识，电容中存在等效串联电感，所形成的LC串联谐振电路存在一个谐振频率，数字电路的去耦，低的ESR值比谐振频率更重要，下面具体来了解下。电容谐振频率及数字电路去耦由于焊盘和引脚的原因，每个电容 ...

有关电容的小知识，电容中存在等效串联电感，所形成的LC串联谐振电路存在一个谐振频率，数字电路的去耦，低的ESR值比谐振频率更重要，下面具体来了解下。电容谐振频率及数字电路去耦
由于焊盘和引脚的原因，每个电容都存在等效串联电感（ESL），自身会形成一个串联谐振电路，LC串联谐振电路存在一个谐振频率。
随着电力的频率不同，电容的特性也随之变化，在工作频率低于谐振频率时，电容总体呈容性，在工作频率高于谐振频率时，电容总体呈感性，此时去耦电容会失去去耦的效果。

参考图：电容谐振频率
因此，如果想提高串联谐振频率，就要尽可能降低电容的等效串联电感。电容的容值选择一般取决于电容的谐振频率，不同封装的电容有不同的谐振频率。
注意数字电路的去耦，低的ESR值比谐振频率更重要，低的ESR值可以提供更低阻抗的到地通路，当超过谐振频率的电容呈现感性时，仍可以提供足够的去耦能力。
1、降低去耦电容ESL的方法
去耦电容的ESL是由于内部流动的电流引起的，使用多个去耦电容并联的方式，可以降低电容的ESL影响。将两个去耦电容以相反走向放置在一起，从而使其内部电流引起的磁通量相互抵消，可以进一步降低ESL。
说明：此方法适用于任何数目的去耦电容。
2、IC去耦电容的数目选择
在设计原理图时，经常会遇到芯片的电源引脚设计去耦电容的疸，上面介绍了去耦电容的容值选择，但是数目选择怎么确定？
理论上是每个电源引脚最好分配一个去耦电容，但在实际情况中，却经常看到去耦电容的数目少于电源引脚数目的情况，比如freescale提供的iMX233的PDK原理图中，内存SDRAM有15个电源引脚，但去耦电容的数目是10个。
3、去耦电容数目选择依据
在布局空间允许的情况下，最好做到一个电源引脚分配一个去耦电容，但在空间不足时，可以适当削减电容的数目，具体情况应根据芯片上电源引脚的具体分布决定。原因在于厂家在设计IC时，经常几个电源引脚在一起，可以共用去耦电容，减少去耦电容的数目。

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