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对于FPGA设计者来说，练好这5项基本功，与用好相应的EDA工具是同一过程，对应关系如下： 1. 仿真：Modelsim, Quartus II(Simulator Tool) riple 2. 综合：Quartus II (Compiler Tool, RTL Viewer, Technology Map Viewer, Chip Planner) 3. 时序：Quartus II (TimeQuest Timing Analyzer, Technology Map Viewer, Chip Planner) 4. 调试：Quartus II (SignalTap II Logic Analyzer, Virtual JTAG, Assignment Editor) 5. 验证：Modelsim, Quartus II(Test Bench Template Writer) 掌握HDL语言虽然不是FPGA设计的全部，但是HDL语言对FPGA设计的影响贯穿于整个FPGA设计流程中，与FPGA设计的5项基本功是相辅相成的。 对于FPGA设计者来说，用好“HDL语言的可综合子集”可以完成FPGA设计50%的工作——设计编码。 练好仿真、综合、时序分析这3项基本功，对于学习“HDL语言的可综合子集”有如下帮助： 1. 通过仿真，可以观察HDL语言在FPGA中的逻辑行为。 2. 通过综合，可以观察HDL语言在FPGA中的物理实现形式。 3. 通过时序分析，可以分析HDL语言在FPGA中的物理实现特性。 对于FPGA设计者来说，用好“HDL语言的验证子集”，可以完成FPGA设计另外50%的工作——调试验证。 1. 搭建验证环境，通过仿真的手段可以检验FPGA设计的正确性。 riple 2. 全面的仿真验证可以减少FPGA硬件调试的工作量。 3. 把硬件调试与仿真验证方法结合起来，用调试解决仿真未验证的问题，用仿真保证已经解决的问题不在调试中再现，可以建立一个回归验证流程，有助于FPGA设计项目的维护。 FPGA设计者的这5项基本功不是孤立的，必须结合使用，才能完成一个完整的FPGA设计流程。反过来说，通过完成一个完整的设计流程，才能最有效地练习这5项基本功。 对这5项基本功有了初步认识，就可以逐个深入学习一些，然后把学到的知识再次用于完整的设计流程。如此反复，就可以逐步提高设计水平。采用这样的循序渐进、螺旋式上升的方法，只要通过培训入了门，就可以自学自练，自我提高。 市面上出售的有关FPGA设计的书籍为了保证结构的完整性，对FPGA设计的每一个方面分开介绍，每一方面虽然深入，但是由于缺少其他相关方面的支持，读者很难付诸实践，只有通读完全书才能对FPGA设计获得一个整体的认识。这样的书籍，作为工程培训指导书不行，可以作为某一个方面进阶的参考书。如何使用现有的书籍进行自学，这是后话。 对于新入职的员工来说，他们往往对FPGA的整体设计流程有了初步认识，5项基本功的某几个方面可能很扎实。但是由于某个或某几个方面能力的欠缺，限制了他们独自完成整个设计流程的能力。 入职培训的目的就是帮助他们掌握整体设计流程，培养自我获取信息的能力，通过几个设计流程来回的训练，形成自我促进、自我发展的良性循环。 在这一过程中，紧接着对工作涉及的知识的广度和深度的认识逐步清晰，新员工的自信心也会逐步增强，对个人的发展方向也会逐步明确，才能积极主动地参与到工程项目中来。点击阅读原文学习梅哥FPGA设计思想与验证方法视频教程 初学者常见的一些问题 1. 为什么不推荐学习MicroBlaze等软核？ 性价比不高，一般的软核性能大概跟Cortex M3或M4差不多，用FPGA那么贵的东西去做一个性能一般的CPU，在工程上是非常不划算的。不如另外加一块M3。
加上软核，可能会影响到其它的逻辑的功能。这是在资源并不十分充足的情况下，再加上软核，导致布局布线变得相当困难。软核不开源，出现Bug的时候，不容易调试。工程上很少使用，极有可能派不上用场。
2. 为什么不推荐0基础学习ZYNQ或SOC？ 入门应该学习尽量简单的东西，要么专心学习ARM，要么专心学习FPGA。这样更容易有成就感，增强信心。
ZYNQ和SOC的应用领域并不广，还有很多人没听过这种东西，导致求职的不利。开发工具编译时间长，浪费较多时间。绝大多数工作，都只是负责一方面，也就是说另一方面，很有可能派不上用场。
3. 为什么已经存在那么多IP核，仍需写HDL？ 问这种问题的，一般是学生，他们没有做过产品，没有遇到过工程上的问题。IP核并非万能，不能满足所有需求。尽量少用闭源IP核，一旦出问题，这种黑匣子很可能让产品难产。 深入理解底一层次，可以更好地使用高一层次。该法则可以适用于所有编程语言......................... |
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