一文读懂电源滤波：去耦、旁路、储能电容怎么用？

电脑维修

打开任何一块电路板，芯片旁边总是密密麻麻布满电容。这些电容到底在做什么？为什么有的芯片旁边只有一个小电容，有的却要大大小小并联一堆？去耦、旁路、储能，这三个词到底是什么意思？

一、先理解：为什么电源需要滤波？

1.1 理想电源 vs 实际电源

理想电源： 电压恒定，无论负载怎么变，电压纹丝不动。

实际电源： 电源有内阻，PCB 走线有寄生电感和电阻。当负载电流突变时，电源电压会波动。

1.2 负载电流是变化的

芯片不是静态消耗电流的，而是动态的：

• .数字芯片：翻转时（时钟边沿）瞬间抽取大电流，空闲时电流极小。CPU 内核电流可能在几纳秒内从几 mA 跳到几百 mA。
• .模拟芯片：输出驱动负载时电流变化。
• .DC-DC 开关电源：开关管交替通断，产生周期性纹波。
  

这些快速变化的电流，电源来不及响应，就会导致电压跌落或过冲。

1.3 电源分配网络（PDN）

从电源到芯片内部晶体管，是一条漫长的路径：

电源 → 连接器 → PCB电源平面 → 走线 → 去耦电容 → 芯片引脚 → 封装 → 晶体管

每一个环节都有阻抗（电阻 + 电感）。快速变化的电流经过这些阻抗，产生压降，导致芯片端的电压波动。

电源完整性（PI）的核心目标： 让芯片端在任何负载电流变化下，电压都保持稳定。

二、电容的三个角色

在电源滤波中，电容扮演三个角色：去耦、旁路、储能。虽然都是电容，但功能定位不同。

2.1 去耦电容（Decoupling Capacitor）

作用： 就近提供芯片瞬态电流，隔离芯片和电源，防止芯片的噪声反馈到电源网络。

原理：

芯片电流突变时，如果靠电源远端供电，路径长、寄生电感大，电流来不及响应，电压跌落。去耦电容放在芯片旁边，就近提供瞬态电流，等电源响应过来再接力。

"去耦"的含义： 去除芯片和电源之间的"耦合"，让芯片的电流变化不影响电源网络，也防止其他芯片的噪声窜入。

2.2 旁路电容（Bypass Capacitor）

作用： 把高频噪声旁路到地，让电源更干净。

原理：

电源线上有各种高频噪声（开关噪声、时钟谐波、RF 干扰）。旁路电容对高频呈现低阻抗，把这些噪声引导到地，不进入芯片。

"旁路"的含义： 给噪声一条"旁路"通道，绕过芯片到地。

2.3 储能电容（Bulk Capacitor）

作用：储存大量电荷，应对较大、较慢的电流变化。

原理：

当负载电流增大并持续一段时间（μs~ms 级）时，去耦电容容量太小，电荷很快耗尽。储能电容容量大，能持续供电，维持电压稳定。

"储能"的含义： 像水库一样，储存大量电荷，应对持续的低频电流需求。

2.4 三者的区别[td]

角色	核心作用	容量	位置	应对频率
去耦	提供瞬态电流	小（0.01~0.1μF）	紧贴芯片	高频（MHz~GHz）
去耦/旁路	滤除噪声	小（0.01~0.1μ去耦）	紧贴芯片	高频
储能	维持电压	大（μF~mF）	芯片附近/电源端	低频（kHz~MHz）

实际中，三者界限模糊。 同一个电容可能同时起到去耦、旁路和储能作用，只是侧重点不同。

三、电容阻抗特性：为什么需要并联？

3.1 实际电容的阻抗

实际电容不是理想的，它有 ESR（电阻）和 ESL（电感），构成 RLC 串联电路。

电容的阻抗：|Z| = √[ESR² + (ωL - 1/ωC)²]

• 低频：容抗为主，阻抗随频率升高而降低。
• 谐振点：容抗 = 感抗，阻抗 = ESR（最小）。
• 高频：感抗为主，阻抗随频率升高而升高。
  

关键：电容只在谐振频率附近低阻抗，才能有效滤波。

3.2 自谐振频率（SRF）

电容的自谐振频率由容量和 ESL 决定：

fSRF = 1 / (2π√(ESL×C))

• 容量越大，SRF 越低。
• ESL 越小，SRF 越高。
  

3.3 不同电容覆盖不同频段[td]

电容	容量	SRF	覆盖频段
0402 0.01μF	0.01μF	~50MHz	高频
0402 0.1μF	0.1μF	~15MHz	中频
0603 1μF	1μF	~5MHz	低中频
0805 10μF	10μF	~1MHz	低频
电解 100μF	100μF	~100kHz	低频

单一电容只能在有限的频段低阻抗。要覆盖宽频段，必须并联多个不同容量的电容。

3.4 为什么并联大小电容？
芯片电源引脚 → 0.01μF（高频） + 0.1μF（中频） + 10μF（低频） → 地

• .高频噪声（100MHz+）：0.01μF 低阻抗，吸收高频噪声。
• .中频噪声（10~50MHz）：0.1μF 低阻抗，吸收中频噪声。
• .低频波动（< 1MHz）：10μF 低阻抗，吸收低频纹波。
  

这就是"大大小小并联"的原理。

3.5 并联的陷阱：反谐振峰

多个电容并联时，不同电容的阻抗曲线在高频段会形成"反谐振峰"——阻抗反而升高。

原因： 大电容的感抗和小电容的容抗并联谐振，形成高阻抗。

应对：

• 选 ESR 稍大的电容（增加阻尼，抑制反谐振）。
• 增加电容种类，覆盖间隙。
• 用多种封装混搭（不同 ESL）。
• 布局优化（减小回路电感）。
  

四、去耦电容设计指南

4.1 数量与容量

通用原则：

• 每个电源引脚至少 1 个 0.1μF 去耦电容。
• 每 4~6 个引脚或每片芯片加 1 个 10μF 储能电容。
• 高频芯片加 0.01μF 或更小电容。
• 电源入口加更大的储能电容（100μF 级）。
  

实际数量看芯片手册。高频芯片（FPGA、CPU）可能要求每个电源引脚都有去耦，且大小电容配合。

4.2 位置：越近越好

去耦电容的位置直接决定效果。

核心原则：去耦电容必须尽可能靠近芯片电源引脚。

为什么？

• 走线有寄生电感，距离越远，电感越大。
• 走线电感削弱了电容的高频滤波效果。
• 距离过远，电容形同虚设。
  

理想布局：

• 去耦电容紧贴芯片电源引脚。
• 电容的电源端接芯片电源引脚，地端接就近的地过孔。
• 回路面积最小。
  

4.3 希合方式：最小化回路电感

去耦电容连接芯片的回路电感是关键。回路电感 = 走线电感 + 电容 ESL + 过孔电感。

最佳方式：

• 电容放在 PCB 同一层。
• 电源端直接接芯片电源引脚。
• 地端通过就近的地过孔连接地平面。
• 过孔尽量多打几个（并联减小电感）。
  

S 彽方式（较差）：

• 电源和地都通过过孔连接到内层平面。
• 走线长，回路大，电感大。
  

V 载方式：

• 电容直接放在芯片背面正对电源引脚的位置。
• 电源和地各打一个过孔到内层。
• 回路最小。
  

4.4 封装选择

• .小封装 ESL 小：0402 的 ESL 约 0.5nH，0603 约 0.7nH，0805 约 1nH。
• .高频去耦优先选 0402 或 0201。
• .储能电容可选大封装（0805、1206）。
  

4.5 电容材质选择

• .C0G（Class I）：稳定无压电效应，但容量小，适合精密滤波。
• .X7R/X5R（Class II）：容量大，但 DC bias 衰减、有压电效应。电源去耦最常用。
• .Y5V：容量大但极不稳定，慎用。
  

电源去耦首选 X7R/X5R。

4.6 多电源域去耦

芯片有多个电源域（如内核 1.2V、IO 3.3V、PLL 3.3V），每个电源域都要去耦：

• 内核：大电流、快翻转，需要大量去耦（0.01μF + 0.1μF + 10μF）。
• IO：中等电流，常规去耦。
• PLL：对噪声敏感，增加去耦数量和 PSRR（加 LDO 稳压）。
  
  
  
  

五、不同场景的去耦方案

5.1 MCU 去耦方案

典型方案：

VDD 引脚 → 0.1μF（0402，紧贴引脚）+ 10μF（0805，附近）VDDA 引脚 → 0.1μF + 1μF（模拟电源，增加滤波）

• 每个 VDD 引脚一个 0.1μF。
• 芯片附近加一个 10μF 储能。
• 模拟电源（VDDA）单独去耦，增加 LDO 稳压。
  

5.2 FPGA/CPU 去耦方案

FPGA/CPU 电流大、速度快，去耦要求高：

典型方案：

内核电源 → 多个 0.1μF + 0.01μF + 22μF + 100μFIO 电源 → 0.1μF + 4.7μFPLL 电源 → 0.1μF + 10μF（加 LDO）

• 核心电压去耦电容可能几十个。
• 大小电容配合，覆盖宽频段。
• 严格按照芯片手册推荐方案布局。
  

5.3 DC-DC 输入去耦

DC-DC 输入端需要去耦和储能：

• .输入电容：紧贴 IC 输入引脚。
  
  • 一个 0.1μF（高频去耦）。
  • 一个 10~47μF（储能，应对输入纹波）。
    
• 作用：稳定输入电压，提供瞬态电流。
  

5.4 DC-DC 输出滤波

DC-DC 输出端需要滤波：

• .输出电容：紧贴电感输出端。
  
  • 多个 22μF MLCC（低 ESR，降低纹波）。
  • 一个 0.1μF（高频噪声去耦）。
    
• 作用：平滑输出电压，降低纹波。
  

5.5 运放去耦方案

运放电源去耦：

• 每个运放电源引脚 0.1μF + 10μF。
• 高速运放加 0.01μF（更高频）。
• 位置紧贴引脚。
• 低噪声运放加 LDO 稳压。
  

5.6 模拟芯片去耦（ADC/DAC）

• 高精度 ADC/DAC 对电源噪声极敏感。
• 去耦方案：0.1μF + 1μF + 10μF。
• 模拟电源用 LDO 稳压（低噪声）。
• 数字电源和模拟电源分开去耦。
• 用铁氧体磁珠隔离数字噪声。
  

5.7 参考电压去耦

ADC/DAC 的参考电压引脚：

• 紧贴引脚加 1μF + 0.1μF 去耦。
• 参考电压越稳定，转换精度越高。
  

5.8 时钟电路去耦

• 时钟是全局信号，噪声影响全局。
• 时钟芯片电源 0.1μF + 1μF。
• 紧贴引脚布局。
• 时钟电源单独 LDO 稳压。
  

六、运放供电的“电源 + 磁珠”方案

6.1 为什么要用磁珠？

数字电源噪声大，直接给模拟芯片供电会耦合噪声。用磁珠隔离：

• 磁珠对高频呈现高阻抗（几百 Ω ~ kΩ），抑制高频噪声。
• 对直流低阻抗，不影响供电。
  

6.2 方案
数字电源 → 磁珠 → 模拟电源引脚（加 0.1μF + 10μF 去耦）

• 磁珠串联在电源线上。
• 去耦电容在模拟芯片端。
• 磁珠和电容形成 LC 低通滤波器。
  

6.3 磁珠选型

• 直流电阻（DCR）小，减少压降。
• 100MHz 阻抗 100Ω~1000Ω。
• 额定电流 ≥ 实际电流 2 倍。
  

6.4 注意事项

• 磁珠有饱和电流，过流后阻抗下降。
• 磁珠与电容可能形成 LC 谐振，导致振铃。
• 不要在 LDO 输入输出用磁珠串联（影响稳定性）。
  

七、常见误区与陷阱

7.1 "电容越大越好"

误区： 认为容量越大滤波越好。 事实： 容量大，SRF 低，高频效果差。大电容覆盖低频，小电容覆盖高频，必须配合。

7.2 "0.1μF 包打天下"

误区： 只用 0.1μF，认为它能覆盖所有频段。 事实： 0.1μF 的 SRF 约 15MHz，更高频需要更小电容，更低频需要更大电容。

7.3电容随便放哪都行"

误区： 去耦电容放在板子哪里都可以，只要电气连接上就行。 事实： 距离越远，走线电感越大，高频效果越差。必须紧贴芯片引脚。

7.4 "忽略封装对 ESL 的影响"

误区： 只看容量，不看封装。 ** 事实：** 0402 的 ESL 比 0805 小，高频性能更好。高频去耦选小封装。

7.5 "MLCC 不需要降额"

误区： MLCC 6.3V/10μF 用在 5V 电路没问题。 事实： MLCC 有 DC bias 效应，5V 下可能只剩 5μF。需要降额使用或选更大标称值。

7.6 "反谐振峰无影响"

误区：多个电容并联总是好的，不会有问题。 事实： 并联不当会形成反谐振峰，特定频率阻抗反而升高，可能放大噪声。需要用不同 ESL 或增加 ESR 来抑制。

7.7 "储能电容只用一个就够了"

误区： 芯片旁边放一个 10μF 就能解决所有问题。 事实： 储能电容应对低频，高频还需要小电容去耦。必须大小配合。

八、电容选型通用原则

8.1 降额设计

• .电压降额： 耐压 ≥ 1.5~2 倍工作电压（MLCC 因 DC bias 更要注意）。
• .纹波电流降额： 额定纹波 ≥ 实际 1.5 倍。
• .温度降额： 工作温度留 20℃ 余量。
• .寿命评估： 高温场景选长寿命型号。
  

8.2 频率匹配

• .高频： MLCC（X7R）0.01~0.1μF，0402 封装。
• .中频： MLCC 1~10μF，0603/0805。
• .低频： 铝电解/钽电容 47~1000μF。
  

8.3 组合使用

• 大容+小容并联，全频段覆盖。
• 不同封装混搭，增加 ESL 多样性。
• 大容量低频，小容量高频。
• 全频段覆盖，无盲区。
  

8.4 布局优化

• 去耦电容紧贴芯片电源引脚。
• 回路面积最小。
• 地端就近打过孔到地平面。
• 电源端直接接芯片引脚。
  

8.5 可靠性

• 选成熟量产型号。
• 避免单一供应商（双源）。
• 关注温度系数和温度范围。
• 关注寿命（电解电容）。
  

8.6 封装与工艺

• 优先贴片（减少人工）。
• 大容量选大封装。
• 高压选大封装。
• 注意 MLCC 机械应力。
  

8.7 成本

• MLCC 便宜，优先使用。
• 钽电容贵，仅必要时用。
• 固态铝电解比液态贵，性能更好。
• 不要过度选型。
  

九、常见问题

9.1 去耦电容和旁路电容有什么区别？

功能上很接近，都是滤除高频噪声。严格区分：

• 去耦：提供瞬态电流，防止芯片噪声反馈到电源。
• 旁路：滤除电源上的噪声，防止进入芯片。 实际中同一个电容同时起两个作用。
  

9.2 为什么 0.1μF 最常用？

因为 0.1μF（0402/0603）的 SRF 在 10~20MHz，恰好覆盖大多数数字电路的工作频率。容量适中、封装小、价格低，成为"万金油"。

9.3 什么情况下需要 0.01μF？

更高频的电路（FPGA、高速时钟、GHz 级信号），0.1μF 的 SRF 不够高，需要 0.01μF 甚至更小电容覆盖高频。

9.4 建模电容只有 0.1μF 和 10μF 够吗？

对一般 MCU 够用。但对 FPGA/CPU、高速 ADC 不够，需要更多种类和数量，按手册要求做。

9.5 电解电容和陶瓷电容能并联吗？

可以。电解电容大容量低频，陶瓷电容小容量高频，配合使用覆盖宽频段。但注意反谐振峰。

9.6 去耦电容能不能放背面？

可以，只要能最小化回路电感。放芯片正下方背对引脚是最佳位置之一（V 载方式）。

十、总结

电源滤波三大电容角色：

[td]

角色	作用	容量	位置	频段
去耦	提供瞬态电流	0.01~0.1μF	紧贴芯片	高频
旁路	滤除高频噪声	0.01~0.1μF	紧贴芯片	高频
储能	维持电压稳定	10μF~1000μF	芯片附近/电源端	低频

核心原理：

• 负载电流快速变化，电源来不及响应，需要电容就近提供。
• 实际电容有 ESR/ESL，只在谐振频率附近低阻抗。
• 单一电容只能覆盖有限频段，必须并联大小电容覆盖宽频段。
• 去耦效果取决于回路电感，电容位置和布局至关重要。
  

设计核心思路：

• .每个电源引脚至少 1 个 0.1μF 去耦电容。
• .大小电容并联： 小电容高频，大电容低频。
• .紧贴芯片： 回路电感最小化。
• .选小封装： 0402/0201 ESL 小，高频好。
• .选 X7R： 稳定性好，容量适中。
• .储能电容： 芯片附近加 10μF，电源入口加 100μF。
• .模拟电源隔离： 磁珠 + LDO 隔离数字噪声。
  

电源滤波是硬件设计的"基本功"。理解去耦、旁路、储能的原理和电容的频率特性，才能在各种场景下做出正确的电容选型和布局，保证电源完整性和信号质量。