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27. 在board file中replace不同封装的零件?
1) 先给要replace的零件增加一属性----Edit/Property, 选择temporary package symbol, apply.
2) 再执行指令: place/replace SPECCTRAQuest Temporary/symbol. Replace的零件要与原来的temporary symbol的pin count一样
28. 开啟Allegro视窗时，等待很长时间，在command视窗提示Function未找到等资讯。
将Pcbenv下的不常用之skill file delete掉，把 Allegro.ilint 档内的相应之Load “*.il”行delete掉。
29. Z_COPY命令在shape symbol和flash symbol格式中不能使用.
在setup>drawing size>type去变换工作平臺的格式到可以使用Z_COPY的格式,用后再变回来即可.可省去subdrawing的繁琐.
30. 如何保护自己的Project。
Allegro14.2中Allegro Design Expert之Editor. File>Properties选择Password. 输入密码，再钩选Disable export of design data项，这样你的Project就不会被人盗用了。
31. 在Allegro14.2中不能执行dbfix指令。
1) Dbfix为Allegro14.1中用来Repair errors的****程式，而在Allegro14.2中将这些Check& Repair errors的功能集中在DB Doctor这一个****程式中。DB Doctor可以Check& Repair各类型的errors 它支援各种类型的layout档案格式，像*.brd *.mcm *.mdd *.dra *.psm *.sav *.scf. 但它不能确定完成repair所有errors.
32. Allegro Utilities****程式介绍
1) Allegro to SPECCTRA: SPECCTRA Automatic Router
2) Batch DRC: 移除板子内所在DRC marks，只是移除mark而以，若要layout须Run Update DRC.
33. 如何避免测点加到Bottom层的零件内。
一般情况下测点都加在Bottom层，即layer选Bottom.在运行加测点时Route>Testprep>Auto…中不要钩选Allow under component,电脑会自动根据零件之Assembly侦测是否有湞点在零件内。已加在零件内的湞点将无效。
34. 如何一次性highlight没有加测点的net
1) 方法一：在运行完Route>Testprep>Auto…之后，highlight所有net,然后关掉所在层面，只开Manufacturing>PROBE_BOTTOM,之后以框选方式dehilight所有net,再打开需要之层面，剩下的highlight net即为未加测点之net.
2) 方法二：在运行完Route>Testprep>Auto…之后，在Allegro 命令行输入hl_npt即可一次性highlight没有加测点的net. 前提是…pcbenv下面有hl_npt.il skill file.
35. CRTL键在Allegro中的使用。
在执行逐个多选指令像Hilight、其他命令之Temp Group时，按住CRTL键可以实现反向选择的功能，即执行Hilight时，按CRTL键时为Dehilight, 执行其他命令之Temp Group时按CRTL键为取消选择。
36. 通过show element之report档产生一个list file.
Display>Show element框选目标net or symbol etc，则产生一个Report视窗，将其另存为一个txt档，即为一个list file.这一list file可用於Hilight一组线，Delete一组symbol,此作法比设定Group或定议Bus name更为灵活。
37. 固定Report窗口以便显示多个Report 窗口
在Report窗口选File>Stick,该窗口即可固定﹐再执行Report指令时﹐该窗口将不会被覆盖
38. 中间键之放大缩小的设定
Setup>User Preferences…>Display: no_dynamic_zoom,若勾选﹐则点击中间键时只可一次性Zoom窗口﹐默认状态时﹐点击中间键可随意zoom窗口。
39. Show element时不显示manhattan etch length
1) Setup>User Preferences…>UI: show_max_manhattan_pins 在Value栏Key入1就可以Show element时不显示manhattan etch length,此设置对有NO_RAT属性的net不适用。
2) 一般情况下超过50 pins的net,比如GND等power net, Show element时不显示manhattan etch length。
40.非电气引脚零件的制作
建圆形钻孔：
（1）parameter：没有电器属性（non-plated）。
（2）layer：只需要设置顶层和底层的regular pad，中间层以及阻焊层和加焊层都是null。
注意：regular pad要比drill hole大一点。
41.Allegro定义层叠结构
对于最简单的四层板，只需要添加电源层和底层，步骤如下：
1、Setup –> cross-section
2、添加层，电源层和地层都要设置为plane，同时还要在电气层之间加入电介质，一般为FR-4
3、指定电源层和地层都为负片（negtive）
4、设置完成可以再Visibility看到多出了两层：GND和POWER
5、铺铜（可以放到布局后再做）
6、z-copy –> find面板选shape（因为铺铜是shape） –> option面板的copy to class/subclass选择ETCH/GND（注意选择create dynamic shape）完成GND层覆铜
7、相同的方法完成POWER层覆铜
42.Allegro生成网表
1、重新生成索引编号：tools –> annotate
2、DRC检查：tools –> Design Rules Check，查看session log。
3、生成网表：tools –> create netlist，产生的网表会保存到allegro文件夹，可以看一下session log内容。
Allegro导入网表
1、file –> import –> logic –> design entry CIS（这里有一些选项可以设置导入网表对当前设计的影响）
2、选择网表路径，在allegro文件夹。
3、点击Import Cadence导入网表。
4、导入网表后可以再place –> manully –> placement list选components by refdes查看导入的元件。
5、设置栅格点，所有的非电气层用一套，所有的电气层用一套。注意手动放置元件采用的是非电气栅格点。
6、设置drawing option，status选项会显示出没有摆放元件的数量，没有布线的网络数量
43.Allegro手工摆放元件
1、place –> manully –> components by refdes可以看到工程中的元件，可以利用selection filters进行筛选。另外也可以手工摆放库里的元件。还可以将对话框隐藏（hide），并且右键 –> show就可以显示了。
2、如何镜像摆放到底层？
方法一：先在option选mirror，在选器件
方法二：先选器件，然后右键 –> mirror 方法三：setup –> drawing option –> 选中mirror，就可进行全局设置
方法四：对于已摆放的零件，Edit –> mirror在find面板选中symbol，再选元件这样放好元件后就会自动在底层。
3、如何进行旋转？
方法一：对于已经摆放的元件，Edit –> move 点击元件，然后右键 –> rotate就可以旋转
方法二：摆放的时候进行旋转，在option面板选择rotate
44.Allegro快速摆放元件
1、开素摆放元件：place –> quickplace –> place all components
2、如何关闭和打开飞线？
关闭飞线：Display –> Blank Rats –> All 关闭所有飞线
打开飞线：Display –> Show Rats –> All 打开所有飞线
3、快速找器件：Find面板 –> Find By Name –> 输入名字
45.约束规则的设置概要
1、约束的设置：setup –> constrains –> set standard values 可以设置线宽，线间距。间距包括：pin to pin、line to pin、line to line等
2、主要用spacing rule set 和 physical rule set
46.约束规则设置具体方法
1、在进行设置时，注意在Constrain Set Name选择Default。这样只要是没有特殊指定的网络，都是按照这个规则来的。
2、一般设置规则：pin to pin为6mil，其他为8mil。
3、Phsical Rule中设置最大线宽，最小线宽，颈状线（neck），差分对设置（这里设置的优先级比较低，可以不管，等以后专门对差分对进行设置），T型连接的位置，指定过孔
4、添加一个线宽约束：先添加一个Constrain Set Name，在以具体网络相对应。
47.区域规则设置
1、设定特定区域的规则，例如，对于BGA器件的引脚处需要设置线宽要窄一些，线间距也要窄一些。
2、setup –> constraints –> constraint areas –> 选中arears require a TYPE property –> add 可以看到options面板的class/subclass为Board Geometry/Constraint_Area –> 在制定区域画一个矩形 –> 点击矩形框，调出edit property –> 指定间距（net spacing type）和线宽(net physical type) –> 在assignment table进行指定
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