问答题:回顾一下关于DDR的PCB设计有哪些要遵循的规则

评分：2分

1,搞清楚是用什么拓扑结构，星型还是菊花链；

2,串联端接靠近信号源端，并联端接靠近信号最终端；

3,注意3W,不跨平面分割；

@ Ben

评分：2分

1、DQ、DQS要同组同层，做等长控制。2、地址、控制信号线尽量同组同层。3、地址、控制、时钟线要做等长控制。4、时钟线要做差分阻抗控制，其他信号线做单端阻抗控制。5、端接电阻放最后一个芯片附近

@ 涌

评分：3分

原则和规则很多，比如拓扑的选择，阻抗的选择，线长与等长的控制。通常我们都严格按照要求进行设计。但实际中这些要求和DDR的速率关系很大，速率不高时，不按规则走也有能调通的。遇到过4片DDR2没走T拓扑，居然跑的很好（当然速率很低）。

@ 绝对零度

评分：3分

还有差分对内等长要求，以及等时要求。电阻位置摆放。拓扑结构等

@ 两处闲愁

评分：2分

1.画线前规划好连接方式，是T型还是Flyby。规划好叠层，保证所有信号有参考平面。2.差分和单端信号的阻抗按照芯片手册要求控制好。3.学习信号的分类分类组规则，保证同类同层。控制好信号组内、组与组间走线等长和间距，防止严重的时序和串扰问题。4.电源的走线和铺铜应考虑直流载流能力。

评分：3分

1.同组数据线等长，且同层走线满足3w规则

2.地址命令等长，可在多个信号层走线

3.ddr间距不要太远

4.阻抗匹配(线宽线距叠层)

5.ddr拓扑结构选取，根据ddr数量及ddr手册是否有读写平衡来评估(之前看过ddr3数量在4颗以内，fly-by与T型拓扑差异不大)

6.关键:ddr后仿真，看时序

@ 麦子_JS

评分：3分

【1】、对于DDR的设计我们首先注意拓扑结构，不支持读写平衡功能就要用T拓扑结构而不能使用Fly_by的拓扑结构，不可大意失荆州。

【2】 DDR还要考虑芯片驱动能力，同样的拓扑结构，不同芯片驱动得到不同的信号质量，所以拓扑设计最好做一下仿真验证，评估风险。

【3】对于源端匹配电阻靠近CPU（驱动）放，而对于并联端接则靠近负载端（FLy-BY靠近最后一个DDR3颗粒的位置放置而T拓扑结构是靠近最大T点放置）。

【4】、考虑BGA可维修性：BGA周边禁布区域最小3MM；

【5】、考虑DFX：方便生产兼顾美观

【6】、绝对等长是否满足要求，相对长度是否容易实现：数据线、地址线、控制线走线是否满足规范？

【7】、滤波电容靠近各个PIN放置，储能电容均匀放置在芯片周边（在电源平面路径上）；上拉电阻按要求放置(布线长度小于500mil）。

【8】、如有提供DEMO板或是芯片手册，请按照DEMO板或是芯片手册的要求来做。总之，DDR要注意实在很多…

评分：3分

dq.dqs组内等长，fly_by 走线注意stab，端接串联电阻位置，并联电阻位置摆放

@ 箴言

评分：2分

还有就是 走线特性阻抗，走线长度要求，参考层的连续性要求 和线间距要求了；

@ 中臣

评分：2分

1、比如使用Fly-By走线拓部结构的时候一定要确认CPU是否支持读写调整技术；2、小电容靠近电源脚摆放；3、同组信号走线长度要控制在合理范围的误差内；4、数据线线要控制在一定长度内；5、有稳定/干净的电源供应；6、对于速率较高的DDR还要控制好阻抗等等。

@ Jamie

评分：3分